第69 届 IEEE 国际电子设备年会将于 12 月 9 日开幕，会议预告片显示，研究人员一直在扩展多项技术的路线图，特别是那些用于制造CPU和GPU 的技术。

由于芯片公司无法通过在二维上缩小芯片功能来继续增加晶体管密度，因此他们通过将芯片堆叠在一起进入了三维。现在他们正致力于在这些芯片中构建晶体管。接下来，他们很可能会通过使用二硫化钼等2D 半导体设计 3D 电路，进一步进入三维领域。所有这些技术都可能服务于机器学习，这是一种对处理能力日益增长的需求的应用程序。但 IEDM 上发表的其他研究表明，3D 硅和 2D半导体并不是唯一能让神经网络保持正常运转的东西。

3D芯片堆叠

通过堆叠芯片（在本例中称为小芯片）来增加可以挤入给定区域的晶体管数量，这既是硅的现在，也是未来。一般来说，制造商正在努力增加芯片之间的垂直连接的密度。但也有一些并发症。

一是改变了芯片互连子集的布局。从 2024 年末开始，芯片制造商将开始在硅下方构建电力传输互连，而将数据互连留在上方。这种被称为“背面供电”的方案会带来芯片公司正在研究的各种后果。看来英特尔将讨论背面电源对 3D 设备的影响[有关更多信息，请参阅下文]。IMEC 将研究称为系统技术协同优化 (STCO)的 3D 芯片设计理念的影响。（这个想法是，未来的处理器将被分解为基本功能，每个功能都将位于其自己的小芯片上，这些小芯片将采用适合该工作的完美技术制成，然后这些小芯片将被重新组装成一个系统使用 3D 堆叠和其他先进封装技术。）同时，台积电将解决 3D 芯片堆叠中长期存在的问题——如何从组合芯片中排出热量。

互补 FET 和 3D 电路

台积电正在详细介绍一种互补 FET (CFET)，它将 nFET 堆叠在 pFET 之上

随着先进芯片的领先制造商转向某种形式的纳米片（或环栅）晶体管，对后续器件——单片互补场效应晶体管（CFET）的研究不断加强。正如英特尔工程师在2022 年 12 月号 IEEE Spectrum中所解释的那样，该设备在单个集成工艺中构建了 CMOS 逻辑所需的两种类型的晶体管（NMOS 和 PMOS）。

在 IEDM 上，台积电将展示其在 CFET 方面的努力。他们声称产量有所提高（即 300 毫米硅晶圆上工作器件的比例），并且将组合器件缩小到比之前演示的更实用的尺寸。

与此同时，英特尔研究人员将详细介绍由单个 CFET 构建的逆变器电路。这种电路的尺寸可能只有普通 CMOS 电路的一半。英特尔还将解释一种新方案，用于生产 NMOS 和 PMOS 部分具有不同数量纳米片的 CFET。

2D 晶体管

缩小纳米片晶体管（以及 CFET）的尺寸将意味着晶体管核心的硅带变得越来越薄。最终，将没有足够的硅原子来完成这项工作。因此，研究人员正在转向半导体材料，即使是一层只有一个原子厚的材料。

二维半导体可以取代硅的想法面临着三个问题。一是生产（或转移）无缺陷的二维半导体层非常困难。第二个问题是晶体管触点和二维半导体之间的电阻太高。最后，对于 CMOS，您需要一种能够同样良好地传导空穴和电子的半导体，但似乎没有一种二维半导体能够同时传导空穴和电子。IEDM 上提出的研究以一种或另一种形式解决了所有这三个问题。

台积电将展示将一根二维半导体带堆叠在另一根带上的研究，以创建相当于支持二维的纳米片晶体管。研究人员表示，该设备的性能在 2D 研究中是前所未有的，取得这一成果的关键在于采用了新的环绕式触点形状，从而降低了电阻。

台积电及其合作者还将展示设法生产 2D CMOS 的研究成果。它是通过在不同的晶圆上生长二硫化钼和二硒化钨，然后转移每种半导体的芯片尺寸切口以形成两种类型的晶体管来完成的。